`timescale 1ns / 1ps
/**
	@file bram_cache.v
	@author Griffin Milsap
	@brief simple write-through cache based on bram
 */
module bram_cache(
	din, addr, dout,
	rd, wr, dinok, dontcache
	);
	
	////////////////////////////////////////////////////////////////////////////////////////////////
	// Parametrization
	
	parameter ADDR_SIZE = 32;
	parameter DBUS_SIZE = 32;
	parameter CACHE_SIZE = 11;
	parameter LINE_SIZE = 4;
	
	////////////////////////////////////////////////////////////////////////////////////////////////
	// IO declarations

	input reg[DBUS_SIZE:0] din;
	input reg[ADDR_SIZE:0] addr;
	input wire rd;
	input wire wr;

	output reg[DBUS_SIZE:0] dout;
	output wire dinok;
	output wire dontcache;

endmodule
